HBM3/2E/2 IP
子系统
HBM3/2E/2 IP适用于需要高带宽、低延迟和高密度的图形、high-performance computing、high-end networking和通信等应用领域。
HBM3/2E/2 IP 规格
主要特点
我们提供适用于广泛的技术和工艺节点的集成的HBM控制器和HBM PHY子系统解决方案，该方案符合HBM3,HBM2E和HBM2 JEDEC规范。作为2.5D和3D ASIC设计技术的先行者，凭借业界首个2.5D SoC SiP的成功经验，OpenFive在利用HBM 3D 堆叠DRAM 技术在推动产业应用方面发挥着关键作用。
HBM3/2E/2 IP 子系统
HBM3/2E/2 ASIC SiP（系统封装）
协议控制器
- 符合JEDEC（JESD235B）HBM3 / 2E / 2 DRAM规范
- 支持Pseudo-channel 模式
- 支持多栈HBM3 / 2E / 2存储器
- 掉电自动刷新模式
- 低延迟控制器功能
- 高达3.2Gbps /pin每通道速率
- 可配置的独立通道
- 内存访问优化以提高带宽利用率
- 为可测性设计提供的可配置的错误注入机制
- 控制器和PHY采用DFI接口
- 支持1:1和2:1 PHY /控制器频率比
- Memory die诊断功能
- 提供支持IEEE-1500访问，通道修复，训练和loopback测试模式的JTAG连接
- 多种内置测试和诊断功能
PHY Layer
- 超低延迟
- 易于不同工艺间的移植
- 包含了I/O，PLL&DLL
- 粗/细粒度I/O训练
- 低功耗HBM存储器和PHY模式
- 符合ESD要求
- 用于支持可测试性的Loopback模式
- 符合JEDEC（JESD235B）HBM3 / 2E / 2 DRAM规范
- 可选择性支持LLHBM
- 当前支持的工艺节点- TSMC16/12nm, TSMC7nm, GF14/12nm, GF22FDx
Die-to-Die Interposer I/O
- 采用驱动能力可编程的CMOS I/O
- 低输出负载的3.2 Gbps/1.6 GHz DDR
- 支持长达5mm的interposer连线长度依然满足每pin高达3.2 Gbps的速率
- 电性能兼容JDEC HBM3 / 2E / 2规格
- 低延迟控制器特性
- 可选差分接收器
定制
如果您已经有特定的SoC IP规格，我们的团队可以根据您的要求帮您定制控制器IP。
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